如何理解TTL负载中输入端悬空就默认为高电平
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发布时间：2022-04-25 18:15
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时间：2023-07-14 17:03
是TTL电路，并不是TTL负载。
确实，TTL电路的输入端悬空为高电平，这也只限于实验，而实际设计中是不允许悬空的。
这是因为TTL内部电路的输入端是三极管发射极，当发射极悬空时，基极与集电极就会导通，与在输入端加电平是同样的效果，因发射极加高电平，发射结不导通，同样，也是基极与集电极就会导通。这里不能再过多来讲这个问题了，凡是数字电路的教材，都会讲的。
而CMOS电路的输入端，是绝对不允许悬空的，当悬空时，输入端的电平不确定，并不是高电平，因此，输出端的状态也不确定。
TTL电平标准为
输出 L： <0.8V ； H：>2.4V。
输入 L： <1.2V ； H：>2.0V
TTL器件输出低电平要小于0.8V，高电平要大于2.4V。输入，低于1.2V就认为是0，高于2.0就认为是1。
COMS电路的供电电压VDD范围比较广在+5~+15V均能正常工作，电压波动允许±10，
CMOS电平：
输出 L： <0.1*Vcc ； H：>0.9*Vcc。
输入 L： <0.3*Vcc ； H：>0.7*Vcc.
